這是一個節(jié)能，環(huán)保的時代，LED顯示屏的進一步節(jié)能又無可厚非的成為了這個行業(yè)追逐的支撐點。

最近市場上出現(xiàn)了為數(shù)不多的節(jié)能LED顯示屏,那些這些節(jié)能型LED顯示屏真的會節(jié)能嗎，那么怎么設計節(jié)能型LED顯示屏呢?下面就讓我們來分析節(jié)能顯示屏是如何設計的。

首先，從供電電源來看，如果要將5V降為4V，那么，肖基特正向壓降在輸出電壓上所占的比重可定要增加，這也就讓開關的電源輸出的電壓隨之降低，因整流肖特基正向電壓比重越高(其比重X=V壓降/V輸出，輸出從5V降為4V,加入其壓降為0.5V,則其比重將從0.1上升為0.125，提高25%)，電源輸出效率就越低，這在LED的屏幕整體節(jié)能上并不是太過于明顯的。所以采用這一電源設計原理顯然是是無法實現(xiàn)電源工作效率的提升。同時，5V是標稱值電壓，在市場運用上已經相當成熟，如果新的電源電壓被啟用，雖說降低了效率，增加了成本，但在品質上是難以得到保障的，所以，很難實現(xiàn)這樣的實踐。

電源的設計是一個比較成熟的領域，可以采用另外一種設計思路實現(xiàn)度顯示屏的供電，例如同步整流技術。Q10為功率MOSFET，在次級電壓的正半周，Q10導通，Q10起整流作用;在次級電壓的負半周，Q10關斷，同步整流電路的功率損耗主要包括Q10的導通損耗及柵極驅動損耗。當開關頻率低于60KHz時，導通損耗占主導地位;開關頻率高于60KHz時，以柵極驅動損耗為主。在設計低電壓、大電流輸出的AC/DC或DC/DC變換器時，采用同步整流技術能顯著提高電源效率，甚至高達95%。

其次，我們可以仔細的研究一下led屏幕驅動IC，控制輸出端口的關或者開，輸出端口壓降即VDS=0.65V左右，這是工藝和材料所決定，要把VDS降為0.2V，甚至0.1V，本身所需的面積必然增大。在MOS管的結構中可以看到，在GS，GD之間存在寄生電容，而MOS管的驅動，實際上就是對電容的充放電。這個充放電的過程是需要段時間的，面積如果增加，在MOS管上的寄生電容也會隨之增大，如此，導致的后果就是整個IC的端口響應速度下降，這對于一個LED屏幕驅動IC將是致命的弱點。

因此，想從IC上入手，把轉折電壓降低，同時使驅動IC有足夠的響應速度，起決定作用的是工藝，這是是難以實現(xiàn)的。有人認為可以采用其他的設計原理，但是如果是恒流IC，內部電路是可能不一樣，但是通道端口的開關管是必須存在的，所以即使采用其他的設計原理，要想達到電壓下降的目的也是難以實現(xiàn)的。

從上面的表述中，我們不難發(fā)現(xiàn)，其實在LED的節(jié)能領取，主要的還是要從供電電源入手，也就是說，在驅動IC恒流的狀態(tài)必須減少電源電壓的輸入，而紅綠藍各管芯分開供電，也能達到節(jié)能，只不過，這樣的成本會增加。從IC上入手確實是很難，也就是說，LED的節(jié)能實現(xiàn)和IC根本就沒有關系，只不過是一項供電電源上的革新。我么不妨作出這樣的設想，將一電源用在普通驅動IC上，其實，也能達到節(jié)能的效果要求。