【錯(cuò)過(guò)這幾個(gè)極有可能改變未來(lái)集成電路芯片的關(guān)鍵技術(shù)趨勢(shì)，中國(guó)芯將再次落后？】集成電路領(lǐng)域頂會(huì)包括了硬件設(shè)計(jì)的ISSCC（國(guó)際固態(tài)電路會(huì)議），器件工藝制造的IEDM（國(guó)際電子器件會(huì)議），還有EDA工具的DAC（設(shè)計(jì)自動(dòng)化會(huì)議）。2018年DAC也選在了三番，與開(kāi)ISSCC的萬(wàn)豪隔街相望。會(huì)議大熱自然是deeplearning，大小session無(wú)數(shù)，涵蓋了從HW/SW/Algorithmcodesign到ApproximationComputing，以及Processing-in-Memory等一干問(wèn)題。然而，在AI和IoT之外，小編卻嗅到了一些星星之火，由于不是大熱，少有國(guó)人關(guān)注。但是，這些技術(shù)若是燎原，卻極有可能改變未來(lái)集成電路芯片的關(guān)鍵走向。在這舉國(guó)AI的浪潮，突然擔(dān)心若是我們錯(cuò)過(guò)了這個(gè)點(diǎn)，恐被再一次被西方邪惡勢(shì)力拉開(kāi)十年差距。話不多說(shuō)，讓我們來(lái)揭開(kāi)這一星星之火的面紗——面向領(lǐng)域?qū)Ｓ茫―omianSpecifc）的敏捷開(kāi)發(fā)（agiledevelopment）。

不以流片為目的硬件設(shè)計(jì)都是耍流氓？

本次DAC的keynote中我們又見(jiàn)到來(lái)的四處走穴的圖靈獎(jiǎng)大佬——DavidPatterson，而他又雙叒（拼音：ruo4）叕（拼音：zhuo2）講了這個(gè)亙古不變的topic。

不過(guò)作為負(fù)責(zé)任的大佬，Patterson還是相比于ISSCCtalk(視頻URL：https://youtu.be/NZS2TtWcutc)多加了不少新內(nèi)容，比如Spectre事件之后大家從安全性角度對(duì)體系結(jié)構(gòu)的反思。不過(guò)，小編覺(jué)得另兩點(diǎn)額外突出：

（1）摩爾定律實(shí)高歌猛進(jìn)的今天，集成電路制造成本的迅速降低與飽和讓芯片設(shè)計(jì)的準(zhǔn)入門檻幾乎消失?，F(xiàn)在，1x1平方毫米的65nm設(shè)計(jì)單價(jià)已經(jīng)回落到5K美元，即使是28nm也不到2萬(wàn)刀。下圖是esilicon2016年關(guān)于TSMC的各個(gè)節(jié)點(diǎn)的報(bào)價(jià)（2mmx2mm，28nm是1.6mmx1.6mm,單位歐元，可以Google到的）

這已經(jīng)到了北美硅工碼農(nóng)一個(gè)月工資（稅后哦）就能流個(gè)帶RISCV和NVDLA的年代，流片貴？扯淡把~

（哪里有流1x1的代理？北美有MOSIS和Muse，中國(guó)有“摩爾之星”大學(xué)計(jì)劃，讓高校沒(méi)有難做的芯片的團(tuán)購(gòu)計(jì)劃）

可事實(shí)是，流片的花費(fèi)越來(lái)越高，相比于制造制造成本的穩(wěn)定發(fā)展，EDA軟件/設(shè)計(jì)驗(yàn)證/后端實(shí)現(xiàn)的成本卻指數(shù)上升。業(yè)界把這類成本稱為NRE（nonrecurrentengineering，一次性工程費(fèi)用）。

更有甚者，SiFive的首席架構(gòu)、UCB教授，RISCV基金會(huì)主席KrsteAsanovic認(rèn)為，Moore定理應(yīng)該被修正，不是單位晶體管的制造成本下降，而是為一個(gè)晶體管的實(shí)現(xiàn)投入的NRE的下降。（DAC2018,session59）

（2）隨著Moore定律的實(shí)質(zhì)停止（除非你是蘋果華為，否則10nm以下可以基本拜拜。實(shí)際情況是，很多高校其實(shí)已經(jīng)停在40/65這個(gè)節(jié)點(diǎn)上），加上darksilicon的power上限，領(lǐng)域?qū)Ｓ茫―omainSpecific,DS）設(shè)計(jì)已是不可逆的大潮。畢竟專用設(shè)計(jì)可以很輕松的將效率提高2到3個(gè)數(shù)量級(jí)。Patterson大佬最愛(ài)的例子就是Google的TPU:

在這次的DAC演講中，DomainSpecific已經(jīng)不僅限于DSArchitecture，大佬還強(qiáng)調(diào)了DSlanguage的迸發(fā)，并且很快地，在DSA和DSL中通過(guò)軟硬件協(xié)同設(shè)計(jì)（Hardware/Sofwarecodesign）迅速推進(jìn)一個(gè)IT新紀(jì)元——CS（軟件）和EE（硬件）是一家。

聽(tīng)上去這個(gè)春秋大夢(mèng)還很遠(yuǎn)，但10年在這個(gè)世紀(jì)過(guò)的不會(huì)太長(zhǎng)。

在這兩個(gè)趨勢(shì)下，誰(shuí)先握有低NRE成本的敏捷開(kāi)發(fā)方法學(xué)，誰(shuí)就將成為后摩爾定律時(shí)代的新霸主。

人家的政府，關(guān)注得更超前

最早意識(shí)這一緊迫性的可能是美國(guó)國(guó)防高級(jí)研究計(jì)劃局（DefenseAdvancedResearchProjectsAgency，DARPA，隸屬于美帝國(guó)防部）。2015年，DARPA就設(shè)立了面向基于敏捷開(kāi)發(fā)方法學(xué)的集成電路項(xiàng)目CircuitRealizationAtFasterTimescales(CRAFT)。其中，特別強(qiáng)調(diào)的是面向?qū)ο蟮脑O(shè)計(jì)方法學(xué)，有沒(méi)有感覺(jué)硬件設(shè)計(jì)正在經(jīng)歷軟件工程從C到C++的時(shí)代？

在傳統(tǒng)ASIC時(shí)代，傳統(tǒng)的從算法描述，硬件描述，RTL到電路網(wǎng)表到版圖的傳統(tǒng)流程（每一階段都要反饋驗(yàn)證）的思路將被打破，成為了面向?qū)ο蟮那梆伔椒▽W(xué)，從設(shè)計(jì)到版圖，可能只需要幾天，甚至幾個(gè)小時(shí)。

CRAFT項(xiàng)目的一個(gè)最具代表性產(chǎn)物就是CHISEL（還有CHISEL2/FIRRTL），RISC-V時(shí)代新明星。

Chisel是概念到實(shí)現(xiàn)方式上，都完美的體現(xiàn)了敏捷開(kāi)發(fā)的初衷。值得注意的是CHISEL從本質(zhì)和HLS有所區(qū)隔的，具體可見(jiàn)Chisel引領(lǐng)敏捷硬件開(kāi)發(fā)浪潮。

除了高校，各個(gè)大公司也在CRAFT項(xiàng)目的思想下積極跟進(jìn)，比如在DAC2018present的NVDIA的新一代小規(guī)模AI嵌入式芯片，其設(shè)計(jì)流程采用面向?qū)ο蟮腍LS實(shí)現(xiàn)整個(gè)芯片的設(shè)計(jì)和驗(yàn)證，集合SystemC和Chisel將傳統(tǒng)近3年的設(shè)計(jì)研發(fā)周期縮短到3個(gè)月。

2017年，CRAFT項(xiàng)目方興未艾，DARPA再加碼，提出了電子學(xué)復(fù)興計(jì)劃（ElectronicResurgenceInitiative,ERI），著重摩爾定律的本文的第三頁(yè)計(jì)劃，分別在設(shè)計(jì)/架構(gòu)/材料這三個(gè)方向提出billion級(jí)美元的組合拳。在設(shè)計(jì)方向，DARPA提出了ERI終極目標(biāo)：像在Amazon/京東/淘寶購(gòu)物一樣去芯片設(shè)計(jì)體驗(yàn)，加滿購(gòu)物車，一個(gè)make（下單）芯片就寄到家。

在CRAFT的基礎(chǔ)上，ERI的design部分更強(qiáng)調(diào)No-human-in-the-loop和開(kāi)源的體制。重新定義電路產(chǎn)生的方式，特別是定制電路（模擬和混合信號(hào)等），摒棄傳統(tǒng)的勞動(dòng)密集型開(kāi)發(fā)模式，轉(zhuǎn)而向由數(shù)據(jù)與智能驅(qū)動(dòng)的綜合模式發(fā)展：

在這一過(guò)程中，開(kāi)源設(shè)計(jì)是其中最緊要的一環(huán)，因?yàn)橹挥凶銐蚨嗟拈_(kāi)源，才能促使勞動(dòng)力的效率極大化。在互聯(lián)網(wǎng)大頭加入戰(zhàn)局的今天，要能在芯片戰(zhàn)場(chǎng)上占的一席之地，矽說(shuō)認(rèn)為開(kāi)源成為芯片設(shè)計(jì)的新趨勢(shì)。DARPA計(jì)劃，在ERI項(xiàng)目結(jié)束時(shí)，以下總要的IP都可以找到開(kāi)源版本：

從這個(gè)角度看，人家的科研機(jī)構(gòu)在這個(gè)領(lǐng)域的布局不可謂不超前，下的也是足足一盤超大棋。而我們，還在人工智能的泡沫里瞎轉(zhuǎn)悠。

模擬/射頻/混合信號(hào)，一個(gè)都不能不少

傳統(tǒng)上，我們認(rèn)知中的開(kāi)源，和敏捷設(shè)計(jì)都是面向數(shù)字電路的。模擬（傳統(tǒng)的定制電路）電路的設(shè)計(jì)方法學(xué)并沒(méi)有巨大的變化。然而，這一觀點(diǎn)似乎也要接收挑戰(zhàn)。

UCBerkeleyBWRC的團(tuán)隊(duì)，在設(shè)計(jì)CHISEL的同時(shí)，也設(shè)計(jì)了模擬版的CHISEL——BerkelyAnalogGenerator（BAG），在CHISEL2發(fā)布時(shí)也發(fā)布了BAG2。在2018年的CICC上，BAG2公布了他們的研究成果——跨工藝的模擬電路生成器。在重新定義了不同模塊的當(dāng)中表達(dá)層（IntermediateRepresentation,IR，這個(gè)詞是一個(gè)編譯用語(yǔ)，現(xiàn)在卻用在了模擬電路設(shè)計(jì)中）后根據(jù)不同工藝的pdk，自動(dòng)產(chǎn)生網(wǎng)表和版圖，不僅DRC/LVSerrorfree，性能也不帶差的。在BAG2的世界里，只要你會(huì)python，你就可以設(shè)計(jì)GDS了。具體內(nèi)容可參考DAC2018session41.2，和CICC201815.2。

在本次DAC上，類似的模擬/射頻電路的產(chǎn)生器，應(yīng)接不暇，還有包括來(lái)自葡萄牙（與澳門大學(xué)合作）的AIDAsoftware軟件公司等。

試想，在未來(lái)的某一天，中國(guó)的芯片設(shè)計(jì)公司還在熱火朝天的加班加點(diǎn)，為了過(guò)不了某個(gè)corner的性能指標(biāo)忙的吭哧吭哧，版圖小工們更是通宵達(dá)旦。而太平洋彼岸的版圖設(shè)計(jì)，卻是在服務(wù)器中自由的優(yōu)化，nohumanintheloop。

或許面向generator的EDAdesign在過(guò)去多年不斷的被提出，然后被忽略，再被提出，再被忽略。但是，在摩爾定律終結(jié)的今天，在領(lǐng)域?qū)Ｓ么笈d其道的今天，在市場(chǎng)不斷被細(xì)分的今天，正式敏捷設(shè)計(jì)SoC真正的春天。