【中國傳動網(wǎng) 行業(yè)動態(tài)】 晶體管器件結(jié)構(gòu)創(chuàng)新也是集成電路工藝進(jìn)步的主要手段之一。進(jìn)入22nm技術(shù)節(jié)點(diǎn)后，為克服溝道關(guān)斷漏電問題，業(yè)界推出鰭式場效應(yīng)晶體管（FinFET）和全耗盡絕緣體上硅（FD-SOI），前者用立體結(jié)構(gòu)取代平面器件來加強(qiáng)柵極的控制能力，后者用氧化埋層來減小漏電，兩者已成為當(dāng)前晶體管結(jié)構(gòu)的主流技術(shù)方向。其中FinFET晶體管經(jīng)過技術(shù)升級，生命周期更有望延伸至5nm技術(shù)節(jié)點(diǎn)，而在5nm以下技術(shù)節(jié)點(diǎn)，柵極環(huán)繞晶體管（Gate-all-around，GAA)最有希望成為在量產(chǎn)中采用的新器件結(jié)構(gòu)。

晶體管器件結(jié)構(gòu)技術(shù)路線

（1）FinFET晶體管

FinFET器件的特征很簡單，就是將平面晶體管沿著源漏方向進(jìn)行90度翻轉(zhuǎn)，令晶體管由二維變成三維，形成柵極三面環(huán)繞源極、漏極間溝道的結(jié)構(gòu)。上述結(jié)構(gòu)可以有效增加FinFET晶體管溝道寬度，使得其通過電流的能力大大增強(qiáng)，可以使用比普通CMOS晶體管更低的工作電壓；FinFET結(jié)構(gòu)也有助于加強(qiáng)柵極的控制能力，減少溝道漏電流的產(chǎn)生，從而可以進(jìn)一步減小柵長，實(shí)現(xiàn)晶體管尺寸微縮，采用FinFET結(jié)構(gòu)可以縮小晶體管超過70%的線性尺寸。

FinFET工藝和二維MOSFET工藝最大的區(qū)別在于增加了Fin的制造步驟，F(xiàn)in的工藝質(zhì)量決定了FinFET晶體管的良率和性能。在整個(gè)Fin的制造工藝過程中，F(xiàn)in的高度和寬度必須嚴(yán)格控制，每片F(xiàn)in的寬度和高度必須保持均勻一致，且Fin不能有任何損壞。除了Fin的高度和寬度需要嚴(yán)格控制以外，柵極各方面性能也必須符合嚴(yán)格要求，因此柵極成型工藝也極具挑戰(zhàn)性。當(dāng)用低電阻率的導(dǎo)電材料（如鎢）填充柵極時(shí)，理想情況下，鎢金屬的沉積不會留下任何孔洞。然而，隨著制程的提升，柵極結(jié)構(gòu)越來越窄，填充柵極時(shí)很容易留下金屬孔洞，嚴(yán)重影響柵極的質(zhì)量。

FinFET晶體管主要工藝難點(diǎn)

盡管FinFET工藝過程存在上述挑戰(zhàn)，但隨著業(yè)界在沉積工藝、刻蝕工藝和清洗工藝上取得一系列的突破，最終促成FinFET的投產(chǎn)。2013年英特爾推出了第一代22nmFinFET工藝，2014年英特爾發(fā)布了14nmFinFET技術(shù)，使用自對準(zhǔn)（Self-Alim）雙重曝光技術(shù)實(shí)現(xiàn)了14nmFinFET產(chǎn)業(yè)化。隨后，各大半導(dǎo)體廠商格羅方德、三星、臺積電等也開始轉(zhuǎn)進(jìn)到FinFET工藝之中，上述公司在16nm或14nm、7nm、5nm技術(shù)節(jié)點(diǎn)均采用FinFET工藝。理論上，F(xiàn)inFET技術(shù)經(jīng)進(jìn)一步優(yōu)化，可以將硅基CMOS器件極限做到5nm。ITRS指出，F(xiàn)inFET工藝在2020年左右被環(huán)柵結(jié)構(gòu)（GAA）取代。

（2）FD-SOI晶體管

全耗盡絕緣體上硅FD-SOI（FullyDepletedSiliconOnInsulator）是一種平面工藝技術(shù)，相對于BulkCMOS主要是在基硅頂部增加了一層叫做埋氧層的超薄絕緣層，用于形成一個(gè)超薄的晶體管通道，由于通道非常薄，F(xiàn)D-SOI晶體管無需溝道摻雜，可以避免隨機(jī)摻雜漲落等效應(yīng)，從而保持穩(wěn)定的閾值電壓，同時(shí)還可以避免因摻雜而引起的遷移率退化。

與傳統(tǒng)工藝技術(shù)相比，F(xiàn)D-SOI晶體管具有更好的靜電特性。埋氧層不僅降低了源極和漏極之間的寄生電容，還有效地限制了從源極流向漏極的漏電電流。此外，F(xiàn)D-SOI技術(shù)不僅可以通過柵極來控制晶體管的行為，還可以通過極化芯片下面的襯底來控制晶體管的行為，可以通過對襯底施加正偏壓（FBB）來進(jìn)一步改善芯片的工作速度、增強(qiáng)輸出電流，通過對襯底施加負(fù)偏壓（RBB）來進(jìn)一步減小芯片的漏電、降低功耗等，從而使FD-SOI晶體管可以提供更寬動態(tài)范圍的性能。與BulkCMOS工藝相比，F(xiàn)D-SOI晶體管工作電壓降低30%，器件的頻率提高20-35%，在保持相同性能的前提下，SOI器件的功耗可降低35-70%。

FD-SOI工藝主要由IBM公司所倡導(dǎo)，全球四大半導(dǎo)體代工廠中的兩家——三星及格芯已實(shí)現(xiàn)FD-SOI工藝量產(chǎn)。三星與意法半導(dǎo)體合研的28nmFD-SOI已經(jīng)開始投產(chǎn)；格芯也在2017年開始量產(chǎn)22FDX（22nm制程），下一代12FDX（12nm工藝）計(jì)劃在2020年流片，12FDX號稱能提供與10nmFinFET工藝相媲美的性能，比16nmFinFET更佳的功耗及更低的成本。

總體來看，F(xiàn)inFET工藝、FD-SOI工藝各有優(yōu)缺點(diǎn)。FD-SOI本質(zhì)上是二維結(jié)構(gòu)，制造工藝簡單，與硅工藝相容，可減少13-20%工序，且技術(shù)庫和現(xiàn)有的Bulk技術(shù)庫兼容性好，因此，量產(chǎn)效率較高。FD-SOI的缺點(diǎn)在于由于埋氧層的存在，SOI的晶圓成本要高于Bulk晶圓，且SOI晶圓供應(yīng)商數(shù)量有限。FinFET工藝相比于FD-SOI工藝的優(yōu)點(diǎn)在于具有更高的驅(qū)動電流以及可以用應(yīng)變技術(shù)增加載流子遷移率，缺點(diǎn)就是制造工藝復(fù)雜以及制造成本較高。FD-SOI與FinFET并非兩種完全對立的技術(shù)，據(jù)IBS預(yù)測，F(xiàn)D-SOI工藝技術(shù)到7nm工藝節(jié)點(diǎn)時(shí)，也將從2D發(fā)展到3D，即發(fā)展為SOIFinFET工藝。

（3）柵極環(huán)繞技術(shù)（GAA）

進(jìn)入5nm之后，溝道柵極環(huán)繞技術(shù)（GAA）最有希望成為FinFET工藝的替代者，溝道柵極環(huán)繞技術(shù)分為水平溝道柵極環(huán)繞技術(shù)（簡稱水平全柵）和垂直溝道柵極環(huán)繞技術(shù)（簡稱垂直全柵）。水平全柵FET可以看作FinFET的改良版本，F(xiàn)inFET的溝道僅三面被柵極包圍，而水平全柵FET溝道的四周全部被柵極所包圍。

水平全柵FET具有以下優(yōu)點(diǎn)：首先，由于GAA溝道的整個(gè)外輪廓都被柵極完全包裹，同等尺寸下，溝道控制能力增強(qiáng)，提高了晶體管性能，減少漏電電流，支持特征尺寸進(jìn)一步縮小。其次，GAA本質(zhì)上講仍屬于FinFET的范疇，工藝、工序、工具等可以與現(xiàn)有的FinFET兼容，晶圓廠可使用現(xiàn)有的工具和設(shè)計(jì)技術(shù)發(fā)展GAA器件。最后，GAA場效應(yīng)管的納米片（線）的寬度可以針對單個(gè)制造過程中進(jìn)行調(diào)整，甚至可以在IC設(shè)計(jì)中進(jìn)行調(diào)整，方便微調(diào)芯片性能或功耗。

目前，主要有兩種類型的水平全柵FET，即納米線FET（SNW，IMEC）和納米片F(xiàn)ET（Nanosheet，IBM），在納米線FET中細(xì)線用作通道，納米片F(xiàn)ET則將片狀材料用作通道。近日，三星宣布將在其4nm技術(shù)節(jié)點(diǎn)啟用基于納米片形狀的鰭片結(jié)構(gòu)(官方的稱呼是MBCFET:Multi-Bridge-ChannelMOSFET)，三星的MBCFET其實(shí)是屬于水平全柵技術(shù)的一種。其他芯片廠商也在進(jìn)行類似的研發(fā)，只不過鰭片、溝道形狀不同，各種不同溝道形狀的設(shè)計(jì)均有自己的優(yōu)缺點(diǎn)，但基本都是圍繞減小電容，增加溝道電流等問題做文章。

根據(jù)ITRS，水平全柵FET可以延續(xù)一或兩個(gè)節(jié)點(diǎn)。進(jìn)入2nm節(jié)點(diǎn)，可選的方案之一是垂直納米線FET（VFET）。水平全柵FET將導(dǎo)線水平堆疊，而垂直FET垂直地堆疊導(dǎo)線，將源極，柵極和漏極堆疊在一起，此舉可以有效接觸柵極面積。垂直FET技術(shù)已在實(shí)驗(yàn)室中得到證明，但在晶圓廠實(shí)現(xiàn)仍有困難。