怎樣的芯片算是好的芯片?

　　芯片的好壞，主要是由市場(chǎng)，性能和可靠性三要素決定的。首先，在芯片的開發(fā)前期，需要對(duì)市場(chǎng)進(jìn)行充分調(diào)研，才能定義出符合客戶需求的SPEC;其次是性能，IC設(shè)計(jì)工程師設(shè)計(jì)出來(lái)的電路需要通過(guò)designer 仿真，DFT電路驗(yàn)證，實(shí)驗(yàn)室樣品評(píng)估，及樣品出貨前的FT，才能認(rèn)為性能符合前期定義的要求;最后是可靠性，由于經(jīng)過(guò)測(cè)試的芯片只能保證客戶在剛拿到樣品的時(shí)候是好的，所以還需要進(jìn)行一系列應(yīng)力測(cè)試，模擬客戶端一些嚴(yán)苛使用條件對(duì)芯片的沖擊，以評(píng)估芯片的壽命及可能存在的質(zhì)量風(fēng)險(xiǎn)。

　　芯片可靠性測(cè)試

　　芯片的使用壽命根據(jù)浴盆曲線(Bathtub Curve)，分為三個(gè)階段，第一階段是初期失效：一個(gè)高的失效率。由制造，設(shè)計(jì)等原因造成。第二階段是本征失效：非常低的失效率，由器件的本征失效機(jī)制產(chǎn)生。第三個(gè)階段：擊穿失效，一個(gè)高的失效率

　　可靠性實(shí)驗(yàn)就是通過(guò)施加應(yīng)力，繪制出芯片的生命周期曲線，以便客戶能在安全的范圍內(nèi)使用。

　　芯片在不同階段要做的可靠性如下圖所示：

　　對(duì)于新產(chǎn)品的可靠性來(lái)說(shuō)，wafer，封裝，包裝和量產(chǎn)階段的可靠性通常由對(duì)應(yīng)的晶圓廠/封測(cè)廠把控，與舊產(chǎn)品之間的差異不大。新產(chǎn)品的可靠性需要重點(diǎn)關(guān)注的就是成品測(cè)試階段的可靠性實(shí)驗(yàn)，下面針對(duì)這些可靠性實(shí)驗(yàn)進(jìn)行簡(jiǎn)單介紹。

　　加速環(huán)境應(yīng)力測(cè)試——主要考驗(yàn)產(chǎn)品封裝的可靠性

　　PC(precondition)

　　評(píng)估芯片在包裝，運(yùn)輸，焊接過(guò)程中對(duì)溫度、濕度沖擊的抗性，僅對(duì)非封閉的封裝(塑封)約束。模擬焊接過(guò)程高溫產(chǎn)生內(nèi)部水汽對(duì)內(nèi)部電路的影響，是封裝可靠性測(cè)試前需要進(jìn)行的測(cè)試。

　　HAST(Highly Accelerated Stress Test)

　　芯片長(zhǎng)期存儲(chǔ)條件下，高溫和時(shí)間對(duì)器件的影響。僅針對(duì)塑封，分為帶偏置(hast)和不帶偏置uhast的測(cè)試，UHAST需要提前PC處理

　　TC(temperature cycling)

　　檢測(cè)芯片是否會(huì)因?yàn)闊崞谑?，TC也需要提前PC處理

　　高低溫交替變化下機(jī)械應(yīng)力承受能力，可能導(dǎo)致芯片永久的電氣或物理特性變化

　　HTSL(High temperature storage life test)

　　長(zhǎng)期存儲(chǔ)條件下，高溫和時(shí)間對(duì)器件的影響，HTSL不需要做PC預(yù)處理

　　加速壽命模擬測(cè)試——主要考驗(yàn)產(chǎn)品電氣可靠性

　　HTOL(High Temperature Operation Life)

　　主要用于評(píng)估芯片的壽命和電路可靠性，可以用2種方式進(jìn)行測(cè)試：DFT測(cè)試模式和EVA板測(cè)試模式。

　　ELFR(early fail)

　　早期壽命失效率，需要的樣本量比較大。

　　EDR(nonvolatile memory write/erase endurance，data retention and operational life test)

　　非易失性存儲(chǔ)器耐久實(shí)驗(yàn)，僅針對(duì)包含該性能的芯片才需要驗(yàn)證。

　　電氣特性確認(rèn)測(cè)試——主要考驗(yàn)產(chǎn)品的電氣可靠性

　　HBM(Human-Body Model)

　　模擬人體帶電接觸器件放電發(fā)生的靜電放電模型

　　CDM(Charged Device Mode)

　　模擬器件在裝配、傳遞、測(cè)試、運(yùn)輸及存儲(chǔ)過(guò)程中帶電器件通過(guò)管腳與地接觸時(shí)，發(fā)生對(duì)地的靜電放電模型

　　LU(latch up)

　　要是針對(duì)NMOS、CMOS、雙極工藝的集成電路。測(cè)試正/反向電流和電源電壓過(guò)壓是否會(huì)對(duì)芯片產(chǎn)生鎖定效應(yīng)的測(cè)試。

　　任何一顆IC芯片，除了設(shè)計(jì)，流片，封裝測(cè)試外，必須進(jìn)行以上所述的可靠性驗(yàn)證。正常完成一批可靠性實(shí)驗(yàn)需要至少兩個(gè)月的時(shí)間，而廠家至少需要測(cè)試3批次的可靠性才算將產(chǎn)品可靠性驗(yàn)證完成;此外，可靠性測(cè)試很多測(cè)試項(xiàng)需要在第三方實(shí)驗(yàn)室進(jìn)行測(cè)試，測(cè)試板，測(cè)試座及測(cè)試費(fèi)用都是一筆不小的開銷。因此，可靠性測(cè)試可以稱得上是一項(xiàng)耗時(shí)耗財(cái)?shù)拇蠊こ獭Ｈ欢?，正因?yàn)槠錅y(cè)試項(xiàng)多，覆蓋面廣，所以才能保證客戶使用的芯片足夠可靠。因此，可靠性測(cè)試也是芯片生命周期中不可或缺的一部分。