瑞薩科技公司（以下簡稱“瑞薩”）近日宣布開發(fā)出SiP自頂向下設(shè)計環(huán)境（SiP Top-Down Design Environment），用以提高對于整合了多個芯片的系統(tǒng)級封裝（SiP）產(chǎn)品的開發(fā)效率。例如采用單獨封裝的系統(tǒng)級封裝器件（SiP）、MCU和存儲器。它采用了自頂向下（預(yù)計性）設(shè)計方法，在設(shè)計的初始階段即驗證其主要特性，如設(shè)計質(zhì)量和散熱性。 　　SiP自頂向下設(shè)計環(huán)境集成并優(yōu)化了各種工具，其中包括可以整合至SiP產(chǎn)品中的片上信息數(shù)據(jù)庫，以及一個基片布局工具。產(chǎn)品提供了一個通用的用戶接口，可以實現(xiàn)設(shè)計工具間的數(shù)據(jù)傳輸，增強(qiáng)了其簡單易用性和靈活性，并實現(xiàn)了一個自動執(zhí)行任務(wù)的設(shè)計環(huán)境，如在電流模擬過程中進(jìn)行分析。這些優(yōu)勢允許器件可采用那些對開發(fā)一個新型SiP所需時間有著重要影響的各個步驟進(jìn)行分析。如在設(shè)計的初始階段就加以實行、用于保護(hù)信號完整性的電子特性的分析以及針對散熱特性的熱性能分析，最終提高設(shè)計質(zhì)量并縮減一半的開發(fā)時間。 產(chǎn)品背景信息 　　SiP是指在一個單獨的封裝中嵌入了多個芯片，如SoC、MCU和存儲器，因此封裝基底結(jié)構(gòu)和配線的設(shè)計比單芯片SoC器件更加復(fù)雜。另外，由于存儲器速度和性能在不斷提高，因此保證芯片和SiP之間的信號完整性非常重要，而且由于伴隨著速度的提高，將產(chǎn)生更高的功耗和熱生成密度，因此保證充足的散熱也非常關(guān)鍵。這兩大因素已成為SiP設(shè)計中至關(guān)重要的兩個方面。因此，為了實現(xiàn)更快的SiP開發(fā)，保證信號的完整性，并盡可能高效的對散熱性能進(jìn)行驗證都很重要。 　　在此之前，瑞薩科技采用一個設(shè)計系統(tǒng)來確定問題和對策，以提高設(shè)計效率并減少SiP產(chǎn)品的生產(chǎn)成本。這就縮減了封裝基底設(shè)計所需的時間并有助于降低與基底生產(chǎn)和SiP測試相關(guān)的生產(chǎn)成本。最新開發(fā)的SiP自頂向下設(shè)計環(huán)境滿足了對于在提高SiP設(shè)計質(zhì)量的同時縮短開發(fā)時間的設(shè)計方法的需求。它取代了傳統(tǒng)的反標(biāo)注（分析）的設(shè)計方法，這些傳統(tǒng)方法需要在SiP設(shè)計過程的后期，即封裝基底的設(shè)計完成后中，分析信號集成性和散熱性，而采用自頂向下的設(shè)計方法，在SiP的最初設(shè)計階段就已經(jīng)完成了對于多種特性的驗證。它采用了一個集成的設(shè)計數(shù)據(jù)庫和通用用戶接口，進(jìn)而能夠進(jìn)行自動分析或自動執(zhí)行模擬電路中的部分任務(wù)。 產(chǎn)品特性 　　SiP自頂向下設(shè)計環(huán)境的主要特性總結(jié)如下 　?。?）適用于多種工具的集成型設(shè)計數(shù)據(jù)庫和通用接口 　　在一個SiP封裝中，一個棧內(nèi)布置多個芯片，芯片和封裝基底通過金制或其它材料的接線來互聯(lián)。過去，電子和熱特性的分析和絲焊設(shè)計和與裝基底接線設(shè)計程序是無關(guān)的。因此，有必要為每個芯片和接線分析中所采用的工具手動進(jìn)行基底數(shù)據(jù)更新。 　　新的設(shè)計環(huán)境采用一個集成的設(shè)計數(shù)據(jù)庫，可提供對于設(shè)計數(shù)據(jù)和簡易連接的統(tǒng)一管理，以進(jìn)行電子和散熱特性的分析。因此，芯片上的數(shù)據(jù)形成并定位，同時，芯片-芯片連接數(shù)據(jù)可以從數(shù)據(jù)庫中提取，并連接到基底布局工具。而且，絲焊與基底布局工具得出的基底模式數(shù)據(jù)可以與其它分析工具互聯(lián)。為了實現(xiàn)更強(qiáng)的簡單易用性，設(shè)備提供了一個通用接口，用于啟動工具并進(jìn)行設(shè)置。 　　（2）在初始設(shè)計階段，大規(guī)模封裝基底的噪聲分析 　　過去，大規(guī)模封裝基底的電子特性分析，涉及了待分析的多個區(qū)域的數(shù)個子區(qū)域，目的在于能夠在實踐的總時間內(nèi)完成分析。由于待分析區(qū)域被分割的方式會影響到分析的精度，因此必須對于分割方式本身進(jìn)行仔細(xì)考慮。電路模擬也涉及對于分析的混合式結(jié)果，如SoC驅(qū)動調(diào)節(jié)。因此，構(gòu)建模擬環(huán)境和確定執(zhí)行結(jié)果是一個非常耗時的過程，而且在設(shè)計的初始階段，很難估計出噪聲特性。 　　新的設(shè)計環(huán)境包括一個支持大規(guī)模基底的電磁場域分析工具。這就意味著沒有必要對這個待分析區(qū)域進(jìn)行分割。另外，電路模擬的模擬條件設(shè)置和結(jié)果確定都是自動進(jìn)行的。因此有必要在設(shè)計的初始階段根據(jù)電子特性來估算噪聲。 　?。?）考慮了基底布局的散熱分析 　　過去，用散熱特性評估的封裝模式都是通過參考基底布局?jǐn)?shù)據(jù)手動創(chuàng)建的，導(dǎo)致開發(fā)用于評估散熱的封裝模型非常耗時，而且結(jié)果模式的精度也很有限。 　　新的設(shè)計環(huán)境是從基底布局?jǐn)?shù)據(jù)信息中得到的，包括導(dǎo)體模式區(qū)共享（銅比）、層厚和內(nèi)部SiP封裝繞線的材料、電源層等，以及各層之間的通孔的數(shù)據(jù)和芯片的形狀及位置，而且它自動構(gòu)建一個用于散熱評估封裝模型的環(huán)境。另外一個新開發(fā)的功能將SoC的功耗分布應(yīng)用到熱分析模式上，因此，也考慮到了芯片內(nèi)熱生成的分布。這些優(yōu)勢不僅僅提供了模型的精度，而且它們使得在很短的時間內(nèi)完成熱分析成為可能。 　　瑞薩科技計劃將其SiP自頂向下設(shè)計環(huán)境擴(kuò)展應(yīng)用到更廣泛的SiP產(chǎn)品開發(fā)中，并將持續(xù)構(gòu)建滿足客戶需求的開發(fā)解決方案。