一、ASIC芯片全定制與半定制

　　(一)全定制設(shè)計(jì)

　　該方法尤其適宜于模擬電路，數(shù)?；旌想娐芬约皩?duì)速度、功耗、管芯面積、其它器件特性(如線性度、對(duì)稱性、電流容量、耐壓等)有特殊要求的場(chǎng)合;或者在沒(méi)有現(xiàn)成元件庫(kù)的場(chǎng)合。特點(diǎn)：精工細(xì)作，設(shè)計(jì)要求高、周期長(zhǎng)，設(shè)計(jì)成本昂貴。

　　由于單元庫(kù)和功能模塊電路越加成熟，全定制設(shè)計(jì)的方法漸漸被半定制方法所取代。在IC設(shè)計(jì)中，整個(gè)電路均采用全定制設(shè)計(jì)的現(xiàn)象越來(lái)越少。全定制設(shè)計(jì)要求：全定制設(shè)計(jì)要考慮工藝條件，根據(jù)電路的復(fù)雜和難度決定器件工藝類型、布線層數(shù)、材料參數(shù)、工藝方法、極限參數(shù)、成品率等因素。需要經(jīng)驗(yàn)和技巧，掌握各種設(shè)計(jì)規(guī)則和方法,一般由專業(yè)微電子IC設(shè)計(jì)人員完成;常規(guī)設(shè)計(jì)可以借鑒以往的設(shè)計(jì)，部分器件需要根據(jù)電特性單獨(dú)設(shè)計(jì);布局、布線、排版組合等均需要反覆斟酌調(diào)整，按最佳尺寸、最合理布局、最短連線、最便捷引腳等設(shè)計(jì)原則設(shè)計(jì)版圖。版圖設(shè)計(jì)與工藝相關(guān)，要充分了解工藝規(guī)范，根據(jù)工藝參數(shù)和工藝要求合理設(shè)計(jì)版圖和工藝。

　　(二)半定制設(shè)計(jì)方法

　　半定制設(shè)計(jì)方法又分成基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法和基于門陣列的設(shè)計(jì)方法。

　　基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法是：將預(yù)先設(shè)計(jì)好的稱為標(biāo)準(zhǔn)單元的邏輯單元，如與門，或門，多路開關(guān)，觸發(fā)器等，按照某種特定的規(guī)則排列，與預(yù)先設(shè)計(jì)好的大型單元一起組成ASIC?；跇?biāo)準(zhǔn)單元的ASIC又稱為CBIC(CellbasedIC)。

　　基于門陣列的設(shè)計(jì)方法是在預(yù)先制定的具有晶體管陣列的基片或母片上通過(guò)掩膜互連的方法完成專用集成電路設(shè)計(jì)。半定制相比于全定制，可以縮短開發(fā)周期，降低開發(fā)成本和風(fēng)險(xiǎn)。

　　二、設(shè)計(jì)過(guò)程

　　(1)需要對(duì)ASIC進(jìn)行內(nèi)部功能模塊的劃分，使每個(gè)功能模塊實(shí)現(xiàn)相應(yīng)的功能。各個(gè)功能模塊連接到一起形成整個(gè)ASIC電路。

　　(2)根據(jù)功能模塊的劃分，按照功能和接口要求，采用硬件描述語(yǔ)言 (HDL)進(jìn)行模塊的邏輯設(shè)計(jì)，形成寄存器傳輸級(jí)(RTL)代碼。

　　(3)針對(duì)ASIC規(guī)格書的功能和時(shí)序要求，采用現(xiàn)場(chǎng)可編程邏輯門陣列 (FPGA)原型或者軟件仿真的方式，編寫測(cè)試代碼或者測(cè)試激勵(lì)，進(jìn)行邏輯驗(yàn)證，并確保邏輯設(shè)計(jì)完全符合設(shè)計(jì)要求。

　　(4)將RTL代碼通過(guò)邏輯綜合工具映射到相應(yīng)的工藝庫(kù)上，進(jìn)行布局布線等版圖設(shè)計(jì)，完成時(shí)序驗(yàn)證和收斂，形成用于投片生產(chǎn)的版圖數(shù)據(jù)。

　　三、結(jié)構(gòu)化 ASIC應(yīng)運(yùn)而生

　　FPGA與ASIC各有優(yōu)勢(shì)，學(xué)術(shù)界也展開了結(jié)合ASIC與FPGA的技術(shù)探索。

　　英特爾就提出了結(jié)構(gòu)化ASIC的概念。結(jié)構(gòu)化 ASIC 是 FPGA 和基于單元的 ASIC 之間的增量步驟。結(jié)構(gòu)化 ASIC 以具有邏輯、內(nèi)存、I/O、收發(fā)器和硬核處理器系統(tǒng)的通用基礎(chǔ)陣列開始。設(shè)計(jì)人員只需定制互連，跳過(guò)基于單元的 ASIC 設(shè)計(jì)流程中涉及的許多步驟，而是專注于實(shí)現(xiàn)所需的定制功能。

　　從本質(zhì)上講，與 FPGA 相比，結(jié)構(gòu)化 ASIC 具有更低的功耗和更低的單位成本，并且與基于單元的 ASIC 相比，具有更低的 NRE 和更快的上市時(shí)間。

　　在科學(xué)研究上，我們樂(lè)于看到百家爭(zhēng)鳴，無(wú)論FPGA還是ASIC，代表的都是科技越來(lái)越多的可能性。