假如顯示終端為數(shù)字微鏡DMD（Digital MicromirrorDevice）顯示器。該顯示器將計算機每個像素點的圖像信號經(jīng)過數(shù)字光處理DLP（Digital Light Processing）后，存入SDRAM雙向緩存器，當一幀圖像接收完畢時，內(nèi)部數(shù)據(jù)處理電路同時激發(fā)各像素點對應的微鏡運動，完成一幀圖像的顯示。DMD顯示器峰值數(shù)字驅(qū)動電壓不超過33.5V，電磁輻射很低，且各微鏡片同時驅(qū)動，形成相互干擾的向外輻射信號，解碼難度極大，從而使其成為無信息泄漏的顯示器。此時，視頻電纜的輻射在整個視頻通路的輻射中就占主導地位。如果在視頻信號經(jīng)過視頻電纜傳輸?shù)斤@示器之前就對其進行處理，則可以有效地降低電磁輻射和信息泄漏。 [b]1 視頻信息泄漏機理及解決方案 1.1 視頻信息傳輸過程中泄漏機理[/b] 　　在計算機視頻通路中，信息的傳送主要為并行傳送和串行傳送兩種方式。目前常見的視頻信息都為串行傳輸，在串行傳輸?shù)男盘柌ㄩL與其視頻電纜物理長度可比的情況下，視頻電纜起著天線作用，容易產(chǎn)生高強度的有用信息的電磁泄漏，這樣就可以較為容易地對串行信號實現(xiàn)時分接收、頻分接收和方位接收。所以串行視頻信息很容易被竊取及復現(xiàn)。 　　在并行傳輸方式下，由于數(shù)據(jù)線間隔很小且發(fā)射信號頻率相同或相似，所以截獲難度要大得多。但將R、G、B三路串行模擬視頻信號分別轉(zhuǎn)化為數(shù)字信號后，若不經(jīng)處理就直接進行傳輸，此時同時傳輸?shù)娜允且粋€像素的不同位信息，因此，從像素角度來考慮，仍為串行傳輸。若傳輸?shù)膱D像僅有黑白兩種顏色，則此時并行傳輸電纜上某一時刻的數(shù)據(jù)為全“1”或全“0”，即并行電纜中各信號線具有相同的波形，也就不需對各信號線分別接收，此時視頻電纜類似于串行傳輸方式，有效信息就很容易被竊取。 1.2 基于像素的并行傳輸方式 　　為了有效地減少視頻信號被截獲的可能性，在視頻信號送至視頻電纜中傳輸之前就對其進行一定的格式轉(zhuǎn)換，使得在并行電纜上能同時傳輸多個像素，實現(xiàn)真正意義上的并行，即基于像素的并行傳輸。在這種并行傳輸方式下，即使接收方能接收到輻射信息，由于無法分辨各像素的順序，也就不能復現(xiàn)信息。 　　本文設(shè)計的防信息泄漏系統(tǒng)就是通過對視頻信號的格式轉(zhuǎn)換處理，實現(xiàn)多個像素的同時傳輸。圖1為視頻信息格式轉(zhuǎn)換原理示意圖，輸入數(shù)據(jù)為串行模擬視頻信號經(jīng)過A/D轉(zhuǎn)換后得到的數(shù)字視頻信號，系統(tǒng)接收信息時，其順序是按單個像素依次接收的，此時數(shù)據(jù)為“像素包”格式。通過格式轉(zhuǎn)換模塊處理之后，這些以“像素包”格式接收到的視頻信號數(shù)據(jù)被轉(zhuǎn)換成為按照“位平面”格式排列的輸出數(shù)據(jù)。此時并行電纜上傳輸?shù)木褪嵌鄠€像素的數(shù)據(jù)?！拔黄矫妗备袷降囊曨l數(shù)據(jù)傳輸至顯示端后再通過格式轉(zhuǎn)換模塊還原為“像素包”格式。 　　順序接收到的“像素包”格式的數(shù)據(jù)可以用以下的集合方式予以描述：若系統(tǒng)接收到n個像素，則用D表示接收到的這一組視頻信號，S表示D中各元素間的先后順序關(guān)系，信號色彩數(shù)為23m種，即R、G、B三種顏色分別具有2m級灰度，則： 　　同樣，轉(zhuǎn)換為“位平面”格式后的輸出數(shù)據(jù)亦可以用同樣的集合方式進行描述：E表示格式轉(zhuǎn)換后的一幀圖像的數(shù)據(jù)，F(xiàn)表示E中各元素間的先后順序關(guān)系，則： 　　將視頻信息由集合D所表述的形式轉(zhuǎn)換成由集合E所表述的形式，就是傳輸數(shù)據(jù)格式轉(zhuǎn)換所要完成的工作，即要求首先輸出所有像素的第一位二進制數(shù)據(jù)，然后輸出所有像素的第二位二進制數(shù)據(jù)，直到最后輸出每個像素的最后一位二進制數(shù)據(jù)。因此，“位平面”數(shù)據(jù)是n個像素點的三種顏色的、具有相同“權(quán)值”的數(shù)據(jù)的集合。 [b]2 系統(tǒng)硬件設(shè)計 2.1 總體方案設(shè)計[/b] 　　根據(jù)上面提出的像素并行傳輸?shù)脑?，設(shè)計基于FPGA的防視頻信息泄漏系統(tǒng)。圖2為該系統(tǒng)硬件設(shè)計框圖，整個系統(tǒng)由采集端適配卡和顯示端適配卡組成。 高速視頻專用A／D轉(zhuǎn)換器采用AD公司的高性能AD9883A，主要特點是：（1）高達300MHz的帶寬和140MSPS的轉(zhuǎn)換率。（2）三路獨立的0～1.0V的輸入信號范圍，非常適合采樣視頻信號。（3）提供I2C總線接口等，以適應多種應用。 系統(tǒng)工作原理是：將來自顯卡的視頻信號輸入至采集端適配卡，采集端適配卡上的A／D轉(zhuǎn)換器將R、G、B三路模擬視頻信號分別轉(zhuǎn)換成三路并行8位數(shù)字信號，同時也對行、場同步進行相位修復和幅度補償，使之變?yōu)闃藴实男?、場同步信號，然后將該信號送至FPGA中，同時在狀態(tài)機的控制下將以像素為單位的視頻信息轉(zhuǎn)換為“位平面”格式。信號處理完后通過并行傳輸電纜傳輸至顯示端適配卡，而顯示端適配卡則負責將“位平面”信息還原為像素格式，并通過D／A轉(zhuǎn)換器將三路共24bit數(shù)字視頻信號還原成模擬信號送給顯示設(shè)備進行顯示。 [b]2.2 電磁兼容設(shè)計 2.2.1 信號完整性設(shè)計[/b] 系統(tǒng)中數(shù)字視頻信號對傳輸時延要求較高，在布線時，其走線的路徑要大體一致并且盡量短，以實現(xiàn)對傳輸時延的要求；合理安排去耦電容的擺放位置，盡可能接近所要進行去耦的電源；AD9883A芯片和ADV7125芯片周圍電路的布線要盡可能短，周圍的元器件要盡可能安排緊湊，以減小電流環(huán)路面積，從而減小靜電干擾；放置過孔時，注意不要過密，以免損壞鏡像層；適配卡所用的電阻、電容、電感和IC芯片均為表面帖裝元件，有利于抑制電磁干擾。 2.2.2 電源完整性設(shè)計 系統(tǒng)所用的A／D轉(zhuǎn)換器芯片、D／A轉(zhuǎn)換器芯片對電源有嚴格的要求，除了要有模擬電源和數(shù)字電源之分外，AD9883A還要有PLL電路的專門電源，而FPGA電源要有內(nèi)核電源和數(shù)字輸出引腳的電源。因此，整個系統(tǒng)的電源設(shè)計是一個很大問題。這里用兩片LT1764作為FPGA的兩種電源，用兩片TPS76333作為AD9883A的兩種電源，一片TPS76333作為ADV7125的電源。兩塊適配卡均 采用四層板結(jié)構(gòu)，頂層和底層作為信號的走線層，中間層分別是地層和電源層，以確保系統(tǒng)在高速運行時有良好的電源環(huán)境。 3 系統(tǒng)邏輯實現(xiàn)及仿真 FPGA芯片采用Altera公司Cyclone系列芯片EP1C6Q240C8。Cyclone系列芯片是基于1.5V，0.13μm工藝，具有時鐘鎖相環(huán)（PLL）和專用DDR接口，支持多種I／O標準的芯片。其內(nèi)部嵌入了許多專用硬核模塊，被廣泛地用于可編程片上系統(tǒng)（SOPC）中。 本系統(tǒng)對高速圖像信號進行處理，工作時鐘近100MHz。為了獲得更好的布線效果和系統(tǒng)性能，時鐘信號必須經(jīng)過鎖相環(huán)到達全局時鐘布線網(wǎng)絡。本設(shè)計利用Altera公司的Maga Wizard設(shè)置Cyclone PLL參數(shù)生成IPcore，解決了信號時延的問題，同時也滿足了讀取視頻信號時所需的建立、保持時間要求。圖3為使用FPGA內(nèi)部PLL對輸入的點頻時鐘PXCLK_AD進行相移后的波形，圖中，pxclk與點頻同頻，經(jīng)相位修復及幅度補償后用作系統(tǒng)基準時鐘，delayclk為點頻三分頻，用作延時時鐘。 3.1 視頻信息格式轉(zhuǎn)換模塊 在采集端適配卡中，視頻信息由“像素包”格式轉(zhuǎn)換為“位平面”格式，可由一個n×m矩陣轉(zhuǎn)換電路完成，其輸入數(shù)據(jù)總線寬度為m位，輸出數(shù)據(jù)總線寬度為n位。系統(tǒng)工作時，每次要連續(xù)進行n次輸入，即讀入n個像素的數(shù)據(jù)，再連續(xù)進行m次輸出，即把這些數(shù)據(jù)寫到m個位平面所對應的各自的存儲位置。格式轉(zhuǎn)換電路原理如圖4所示，采用一個n×m的D觸發(fā)器陣列，再加上相應的輸入和輸出鎖存電路及狀態(tài)機控制電路，即可實現(xiàn)nxm數(shù)據(jù)格式轉(zhuǎn)換。 當?shù)趇個像素輸入時，輸入數(shù)據(jù)狀態(tài)機觸發(fā)第i行D觸發(fā)器，第i個像素的第j位灰度信息就被存儲在第i行的第m-1-j個D觸發(fā)器中（i=1，2，…，n，j=0，1，…，m-1），n個像素全部輸入完畢后，n×m位二進制信息就全部存儲在n×m個D觸發(fā)器中。此時，第i行D觸發(fā)器中存儲的是第i個像素的m位灰度信息，即“像素包”格式信息，第j列D觸發(fā)器中存儲的是n個像素的第m-1-j位灰度信息，即“位平面”格式信息。輸出數(shù)據(jù)狀態(tài)機按一定順序輸出某一列D觸發(fā)器中數(shù)據(jù)，即可實現(xiàn)“位平面”數(shù)據(jù)的輸出。視頻信息由“位平面”格式轉(zhuǎn)換為“像素包”格式原理與上述矩陣電路相似，限于篇幅在此不再介紹。 在分辨率為1024×768、刷新率為75Hz的情況下，點頻為78.75MHz，由于數(shù)據(jù)傳輸?shù)乃俣扰c傳輸位數(shù)成反比，若n3.2 同步信號延時模塊 同步信號是一定頻率的脈沖串，與視頻信號存在嚴格的同步關(guān)系，其頻率與顯卡設(shè)定的顯示分辨率和屏幕刷新率有關(guān)。在進行視頻信息格式轉(zhuǎn)換過程中，視頻信息共延時了約九個點頻周期。為了使視頻信息進入顯示設(shè)備時與行、場同步信號間的相互時序關(guān)系仍能夠保持完好，行、場同步信號均需通過延時模塊進行處理。圖5為采集端適配卡中行同步信號延時電路圖。本系統(tǒng)由兩塊適配卡組成，兩塊適配卡中行、場信號延時電路相似。 3.3 系統(tǒng)頂層模塊 整個防視頻信息泄漏系統(tǒng)設(shè)計完成后，其頂層模塊如圖6和圖7所示。圖中，SCI、SDA用來初始化AD9883A芯片，DATA_RDY為自定義的視頻信息轉(zhuǎn)換完畢信號。 兩塊適配卡中都有格式轉(zhuǎn)換電路，視頻信息經(jīng)過了兩次格式轉(zhuǎn)換后，最終還原為初始的“像素包”格式數(shù)據(jù)。取輸入點頻PXCLK_AD為78.75MHz，運用Quartus II進行綜合及時序仿真后，兩個頂層模塊綜合仿真的結(jié)果如圖所示，圖中，三組數(shù)據(jù)依次為“像素包”格式、“位平面”格式、“像素包”格式。 從圖中可以看出視頻信息經(jīng)過兩次轉(zhuǎn)換后被還原成原始數(shù)據(jù)，行、場信號也相應有了一定的延時，且與視頻信息保持了良好的同步性，這說明基于像素的并行傳輸方式是可行的。 在采用DMD顯示器作為終端顯示設(shè)備的前提下，以現(xiàn)場可編程門陣列（FPGA）為基礎(chǔ)、以基于像素的并行傳輸方式為核心的計算機防視頻信息泄漏系統(tǒng)能實現(xiàn)多個像素的同時傳輸，接收方極難從接收到的輻射信息中分辨出各像素的顯示順序，也就不能復現(xiàn)信息，從而有效地防止了視頻信息被截獲，增強了信息安全性。