摘 要：提出了基于 CPLD（復(fù)雜可編程邏輯器件）實現(xiàn) TDI /CCD （時間延時積分、電荷耦合器件）驅(qū)動電路的方法。選用 Altera 公司的 MAX7000AE 系列 CPLD 作為硬件設(shè)計平臺,運(yùn)用 VHDL 語言對驅(qū)動時序進(jìn)行硬件描述,采用 QuartusII 對所設(shè)計的驅(qū)動時序發(fā)生器進(jìn)行了仿真。測量與仿真結(jié)果證明是可行的。 關(guān)鍵詞：圖像傳感器;時間延時積分、電荷耦合器件;復(fù)雜可編程邏輯器件;驅(qū)動時序發(fā)生器 引 言 　　電荷耦合器件（CCD）作為新興固體成像器件,具有體積小、重量輕、分辨率高、靈敏度高、可靠性好等優(yōu)點(diǎn),廣泛應(yīng)用于圖像傳感、景物識別、非接觸測量等領(lǐng)域。TDI/CCD （時間延時積分、電荷耦合器件），與普通線陣CCD相比，一個主要優(yōu)點(diǎn)是能夠在較低的光照條件下工作;同時，TDI/CCD通過多次曝光可減少像元間響應(yīng)不均勻和固定圖形噪聲的影響，提高可見光CCD的靈敏度和均勻性。TDI/CCD在航天航空等領(lǐng)域有著非常廣泛的用途。 　　TDI/CCD應(yīng)用的關(guān)鍵是驅(qū)動信號的產(chǎn)生及輸出信號的處理。由于不同廠家不同型號TDI/CCD 器件的驅(qū)動電路各不相同，致使驅(qū)動信號的產(chǎn)生必須根據(jù)具體的TDI/CCD器件時序要求來設(shè)計驅(qū)動電路。如何快速方便地產(chǎn)生TDI/CCD驅(qū)動時序，成為TDI/CCD應(yīng)用的關(guān)鍵。使用專用IC驅(qū)動TDI/CCD集成度高但是費(fèi)用高，靈活性和可移植性不好;傳統(tǒng)的時序發(fā)生器實現(xiàn)方法如單片機(jī)驅(qū)動法、EPROM 驅(qū)動法、直接數(shù)字驅(qū)動法等，由于速度和功能上的限制，已不能滿足TDI/CCD應(yīng)用向高速、小型化、智能化發(fā)展的需要。可編程邏輯器件CPLD以其高集成度、高速度、高可靠性、開發(fā)周期短可滿足這些需要，與VHDL語言的結(jié)合可以很好地解決上述問題。由于可編程邏輯器件可以通過軟件編程對其硬件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。 　　本文分析了Fairchild公司的時間延時積分線陣電荷耦合器件CCD525芯片的工作過程和對驅(qū)動時序的要求,在此基礎(chǔ)上設(shè)計出合理的時序控制方案。選用復(fù)雜可編程邏輯器CPLD 作為硬件設(shè)計平臺，使用VHDL語言對驅(qū)動電路方案進(jìn)行硬件描述,采用QuartusII對所設(shè)計的時序發(fā)生器成功地進(jìn)行了系統(tǒng)仿真。 1 可選輸出CCD 驅(qū)動時序發(fā)生器原理 　　1. 1 　芯片結(jié)構(gòu)說明 　　加拿大 Fairchild 公司的 CCD525 是一種有效像元數(shù)為2048×96 的四抽頭線陣 TDI/CCD，其像敏單元尺寸為13m（水平）×13μm（垂直），TDI級數(shù)為 24，32，48，64，96可調(diào);每個抽頭輸出頻率為 25MHZ，總輸出頻率為 100MHZ。原理結(jié)構(gòu)如圖1 所示： [align=center] 圖1 CCD525 原理結(jié)構(gòu)圖[/align] 　　它的有效象素單元分四列轉(zhuǎn)移并分別由Vout1、Vout2、Vout3、Vout4三個端口輸出;驅(qū)動脈沖由垂直轉(zhuǎn)移時鐘V1、V2、V3和水平轉(zhuǎn)移時鐘H1、H2、H3、H4,復(fù)位脈沖（fw）,采樣脈沖（cy）,同步脈沖（tb）,鉗位脈沖（qw）,背景撇出柵脈沖（PIG）,積分信號傳輸?shù)蕉嗦穫鬏斊骺刂齐姌O脈沖（PTG）構(gòu)成。其中鉗位脈沖使輸出信號鉗制在零信號電平上。這些信號均由CCD 驅(qū)動時序發(fā)生器產(chǎn)生。 　　1. 2 　驅(qū)動時序分析 　　TDI/CCD 的一個工作周期分為光積分階段和電荷轉(zhuǎn)移兩個階段。在光積分階段，存儲柵和模擬移位寄存器隔離,不發(fā)生電荷轉(zhuǎn)移,而是分別工作,存儲柵進(jìn)行光積分,采集到的光信號在四相水平驅(qū)動脈沖的作用下向四個輸出端轉(zhuǎn)移電荷,由Vout1、Vout2、Vout3、Vout4 端分別并行輸出，復(fù)位信號清除移位寄存器中的殘余電荷。在電荷轉(zhuǎn)移階段，存儲柵和模擬移位寄存器之間導(dǎo)通,在三相垂直轉(zhuǎn)移脈沖驅(qū)動下實現(xiàn)感光陣列光積分所得的光生電荷并行地分別轉(zhuǎn)移到模擬移位寄存器的電荷勢阱中。此時,輸出脈沖停止工作,輸出端沒有有效信號輸出。以下是CCD525芯片技術(shù)資料中提供的所需時序，圖2，圖3所示： 　　進(jìn)行電荷轉(zhuǎn)移時,三相控制時序依次變化。在整個周期里,CDS（相關(guān)雙采樣）控制信號fw、qw、cy一直有效,占空比較小.由于像元信號噪聲的隨機(jī)性,為了提高了系統(tǒng)信噪比,采用了對像元信號列合并的方式,即每進(jìn)行兩個像元的信號移出（水平轉(zhuǎn)移脈沖信號控制） ,進(jìn)行一次復(fù)位、鉗位、采樣,且應(yīng)對第一個像元復(fù)位、鉗位,在第二個像元處采樣。 這樣在CDS（相關(guān)雙采樣） 的信號存儲電容上,將相鄰兩像元的信號電荷進(jìn)行積分疊加后輸出,實現(xiàn)合并。 2 CCD 驅(qū)動時序的CPLD 實現(xiàn) 　　2.1 　復(fù)雜可編程邏輯器件（ CPLD） 　　復(fù)雜的可編程邏輯器件（CPLD）包括可編程邏輯宏單元、可編程I/ O 單元、可編程內(nèi)部連線三種結(jié)構(gòu),在速度上有一定的優(yōu)勢,成為高頻領(lǐng)域應(yīng)用的首選器件。結(jié)合系統(tǒng)工作頻率高的特點(diǎn),這里選用A1tera公司MAX 7000系列器件。MAX 7000系列是工業(yè)界速度最快的高集成度可編程邏輯器件系列,可模仿TTL ,并且可將SSI（小規(guī)模集成電路） 、MSI（中規(guī)模集成電路） 、LSI（大規(guī)模集成電路）的邏輯功能高密度集成。 　　2.2 　CCD 驅(qū)動時序的 VHDL 描述 　　復(fù)雜的驅(qū)動時序關(guān)系使得驅(qū)動時序發(fā)生器的設(shè)計規(guī)模較大、復(fù)雜程度較高,很難用傳統(tǒng)的邏輯圖和布爾方程描述,必須采用更抽象層次的描述方法,以實現(xiàn)自頂向下的設(shè)計。硬件描述語言（VHDL）可以實現(xiàn)高層次復(fù)雜邏輯的設(shè)計,實現(xiàn)了硬件設(shè)計的軟件化。設(shè)計TDI/CCD 驅(qū)動時序發(fā)生器,關(guān)鍵是用VHDL語言描述其驅(qū)動時序關(guān)系以及消除CPLD輸出信號產(chǎn)生的毛刺。設(shè)計中選用Altera 公司的復(fù)雜可編程邏輯器件 MAX7000AE ,在EDA 軟件開發(fā)平臺 QuartusII.v5上,運(yùn)用VHDL語言編程,實現(xiàn)了TDI/CCD驅(qū)動時序發(fā)生器的設(shè)計。首先定義時序驅(qū)動器的輸入輸出端:一個輸入端：時鐘輸入（clk）輸入;十二個輸出信號：垂直轉(zhuǎn)移時鐘V1、V2、V3和水平轉(zhuǎn)移時鐘H1、H2、H3、H4,復(fù)位脈沖（fw）,采樣脈沖（cy）,同步脈沖（tb）,鉗位脈沖（qw）,背景撇出柵脈沖（PIG）,積分信號傳輸?shù)蕉嗦穫鬏斊鞯目刂齐姌O脈沖（PTG）。CCD圖像傳感器的驅(qū)動實質(zhì)上是多重嵌套的循環(huán)。其中,感光階段和轉(zhuǎn)移階段構(gòu)成了時序循環(huán)外環(huán),一次循環(huán)代表了一幀圖像從曝光到轉(zhuǎn)移的全過程;感光階段存儲區(qū)的逐行轉(zhuǎn)移構(gòu)成時序循環(huán)的中環(huán),一次循環(huán)結(jié)束表明CCD感光階段結(jié)束;在行轉(zhuǎn)移信號結(jié)束后,一行圖像的元素逐列輸出,構(gòu)成了時序循環(huán)的內(nèi)環(huán)。 一個循環(huán)周期代表一幀圖像中一行像素的轉(zhuǎn)移。 各循環(huán)之間采用計數(shù)器進(jìn)行控制。 整體的循環(huán)過程構(gòu)成了系統(tǒng)的主工作流程。下附部分源程序: 　　library ieee; 　　use ieee.std_logic_1164.all; 　　use ieee.std_logic_unsigned.all; 　　entity TDI is 　　port（clk1 :in std_logic; 　　h1,h2,h3 :out std_logic; 　　v1 :out std_logic; 　　v2 :out std_logic; 　　v3 :out std_logic; 　　fw :out std_logic; 　　qw :out std_logic; 　　cy :out std_logic; 　　tb :out std_logic; 　　pig,ptg :out std_logic; 　　end TDI; 　　architecture rtl of TDI is 　　component dff ——器件例化 　　...... 　　begin 　　process（clk1） 　　begin 　　if（clk1‘event and clk1=‘1‘）then 　　if（count6="01"）then 　　count6<=（others=>‘0‘）; 　　else 　　count6<=count6 + 1; 　　end if; 　　end if; 　　—— clk2<=count6（0）; 　　end process; 　　dffx: dff port map（count6（0）,clk1,clk2）; 　　process（clk2） 　　begin 　　if（ clk2‘event and clk2=‘1‘）then 　　if（count1="10"）then 　　count1<=（others=>‘0‘）; 　　else 　　count1<=count1 + 1; 　　end if; 　　end if; 　　end process; 　　...... 　　2.3 　CCD 驅(qū)動時序的系統(tǒng)仿真 　　使用 QuartusII 軟件對驅(qū)動時序發(fā)生器進(jìn)行仿真。在整個幀周期中,系統(tǒng)先進(jìn)入感光階段,感光區(qū)像元進(jìn)行電荷積累,同時存儲區(qū)、轉(zhuǎn)移寄存器、輸出電路將上一幀的電荷信號讀出;然后進(jìn)行轉(zhuǎn)移階段,將感光區(qū)的像元電荷整幀轉(zhuǎn)移到存儲區(qū);系統(tǒng)再次進(jìn)入感光階段,將本幀信號讀出,同時感光區(qū)進(jìn)入下一幀電荷積累。輸入復(fù)位信號（Op） 外接一個RC 充電電路。 系統(tǒng)一上電,輸入為低電平,系統(tǒng)各信號復(fù)位;經(jīng)過短暫延時后,變?yōu)楦唠娖?系統(tǒng)開始運(yùn)行由QuartusII 軟件根據(jù)系統(tǒng)設(shè)計選擇相應(yīng)的CPLD 器件,選用Altera 公司的EPM7128SLC84-7。驅(qū)動時序仿真波形如圖4 ,圖5所示（分別對比 fairchild 公司技術(shù)資料所給垂直轉(zhuǎn)移時鐘,水平轉(zhuǎn)移時鐘指標(biāo)） 3 結(jié) 論 　　以上設(shè)計首次用CPLD代替了傳統(tǒng)的IC實現(xiàn)了對TDI/CCD的時序驅(qū)動。仿真結(jié)果達(dá)到了fairchirld 公司技術(shù)資料所給的垂直轉(zhuǎn)移時鐘使能時間750ns,水平轉(zhuǎn)移時鐘周期40ns的技術(shù)指標(biāo)。在重慶光電所的測試中，該驅(qū)動時序發(fā)生器能有效驅(qū)動TDI/CCD芯片和CDS（相關(guān)雙采樣）信號，并且工作穩(wěn)定可靠,其開發(fā)制造過程簡化了以往硬件的開發(fā)制造過程。 參考文獻(xiàn) 　　1 　王慶有。 圖像傳感器應(yīng)用技術(shù)。 天津: 電子工業(yè)出版社,2003 　　2 　宋萬杰,羅豐,吳順軍。 CPLD 技術(shù)及其應(yīng)用。 西安:西安電子科技大學(xué)出版社,2000 　　3　谷林,胡曉東,羅長洲,等。 基于 CPLD 的線陣 TDI/CCD 光積分時間的自適應(yīng)調(diào)節(jié)。 光子學(xué)報,2002 ,31 （12） :1533～1537 　　4　張虎, 李自田, 汶德勝。 一種多 TDI/CCD 系統(tǒng)時序產(chǎn)生方法。 微計算機(jī)應(yīng)用,2002 ,23 （5） :296～298